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GPS北鬥時鍾係統環路結構

日期:2022-05-19 14:10
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摘要:
  以鎖相環為基礎的時鍾產生結構如圖1所示:外部25MHz的參考時鍾信號或總線時鍾(BusCLK)先進入到一個接收緩衝器,在進入鑒頻鑒相器(PFD)之前要經過一個分頻器,(GPS北鬥時鍾係統)分頻係數為M1,得到圖1中φi,然後與從分頻器M6來的內部反饋信號Фo在PFD中比較,得到誤差信號Фe,它將作為電荷泵以及濾波網絡的輸入,用以控製壓控振蕩器(VCO)。VSPACE=12 HSPACE=12 ALT="圖2:鑒相器結構。
  VCO的輸出先經過M3分頻,再通過緩衝以後產生係統的主時鍾PClk。(GPS北鬥時鍾係統)同時,主時鍾在進入分頻器M6之前先通過H樹形時鍾分布網絡,*後返回鑒相器,這樣就形成了整個反饋回路。從平衡的角度來看, PFD的兩個輸入必須在頻率和相位上保持一致,因此所得到的芯片內核時鍾和輸入的總線時鍾的比值fpclk/fbus必須與M6/M1相等。通過改變M6以及M1的值,可以得到輸入時鍾頻率的整數倍或者分數倍值。由於芯片要求時鍾不能出現漂移,所以輸出時鍾占空比以及係統的相位調整能力必須對環境以及工藝參數變化不敏感。VCO的輸出也可以切換到分頻器M5上,得到的輸出可作為二級高速緩存(L2)的時鍾。同理,fvco=M3×fpclk =M5×fL2CLK,二級緩存的輸出頻率也可以通過調整M3以及M1來得到理想的值。

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